為(wei) 了形成範德華異質結構（vdWHs），垂直集成了二維層狀材料，在這篇文章中通過低真空光電流測試技術研究垂直場效應晶體(ti) 管
（VFET）的範德華異質結在不同漏極偏壓，柵極偏壓和金屬功函數下的遷移率，WSe2中的陷阱是主要散射來源，它影響了垂直遷移
率和三種不同的傳(chuan) 輸機製：歐姆傳(chuan) 輸、陷阱受限傳(chuan) 輸和空間電荷受限傳(chuan) 輸。
為(wei) 了形成範德華異質結構（vdWHs），垂直集成了二維層狀材料，在這篇文章中首先研究和設計了垂直場效應晶體(ti) 管（VFET）的範德
華異質結在不同漏極偏壓，柵極偏壓和金屬功函數下的遷移率，WSe2中的陷阱是主要散射來源，它影響了垂直遷移率和三種不同的傳(chuan)
輸機製：歐姆傳(chuan) 輸、陷阱受限傳(chuan) 輸和空間電荷受限傳(chuan) 輸。
通過提高WSe2的費米能級來抑製陷阱態，可以提高VFET的垂直遷移率，這可以通過施加高的漏極電壓來增加注入的載流子密度，或
者可以通過分別施加柵極電壓和降低金屬功函數來減小石墨烯/WSe2、金屬/WSe2異質結的肖特基勢壘來實現。
圖1
圖1 石墨烯/WSe2/金屬垂直場效應晶體(ti) 管VFET結構 a)VFET源極、溝道、漏極示意圖b) 具有明亮對比度（右麵）和黑暗對比度（左
麵）的截麵明場STEM圖像 c) 石墨烯/ WSe2 /金屬VFET中的陷阱源示意圖 d) 器件的光學圖像，顯示底部石墨烯層（虛線），頂部金
屬電極（虛線）以及中間WSe2層 e)石墨烯拉曼成像（1585cm-1）f)WSe2拉曼成像（250cm-1）。
電荷載流子的遷移率是由WSe2中陷阱的散射決(jue) 定的，這是由層間間隙中的Se和W空位或離子化雜質引起的（圖1c）。
圖1d顯示了一個(ge) 典型的石墨烯/ WSe2 /金屬異質結構器件的光學圖像，該器件具有位於(yu) WSe2薄片下方的12 µm寬的石墨烯（虛線）。
圖1e，f顯示了石墨烯的G峰強度（圖1e中為(wei) 1585 cm-1）和WSe2的E12g + A1g峰（圖1f中為(wei) 250 cm-1）的拉曼成像圖，這清楚地辨別
了石墨烯、WSe2和金屬電極的堆疊區域。石墨烯和WSe2的拉曼峰都出現在重疊區域（圖S3，支持信息）。
圖2
圖2 柵極偏壓下石墨烯/WSe2/金屬VFET中的陷阱填充限製載流子傳(chuan) 導和遷移率工程a)石墨烯/WSe2/金屬VFET隨著溫度變化的轉移曲
線。插圖為(wei) 正柵極偏壓（實線）和負柵極偏壓（虛線）下石墨烯/WSe2/金屬VFET的能帶示意圖。b)各種柵極電壓下JSD-VSD的特性
曲線。c)Ⅱ區柵極電壓下石墨烯/WSe2/金屬VFET中的陷阱密度和遷移率。d)從(cong) ln(J(V)/V2)-1/V曲線中計算的柵極電壓下的肖特基勢
壘。e,f)在VGS=-50V和50V時石墨烯/WSe2/金屬VFET的能帶示意圖。
石墨烯/WSe2界麵處的肖特基勢壘可以調製電流（圖3a的插圖）。
正的柵極電壓可有效降低石墨烯/WSe2肖特基勢壘高度，從(cong) 而促進電子的歐姆傳(chuan) 輸。相反，負柵極電壓增加了肖特基勢壘的高度，從(cong)
而通過熱電子發射抑製了肖特基勢壘上的電子傳(chuan) 輸。
開關(guan) 比隨著溫度的降低從(cong) 315K的10增加到160K的103（圖3a），這歸因於(yu) 在off狀態下肖特基勢壘上熱電子發射的減少。
圖3
圖3 不同金屬功函數的石墨烯/WSe2/金屬VFET的陷阱填充限製載流子傳(chuan) 導和遷移率工程a)Au,Al,Mn金屬電極的石墨烯/WSe2/金屬
VFET的JSD-VSD特性曲線。插圖展示了在單層WSe2薄片上的三種不同金屬電極的VFET。b)Au,Al,Mn金屬電極的VFET的ln(J(V)/V2)
曲線和計算的肖特基勢壘。c)Au,Al,Mn金屬電極的VFET的能帶示意圖和陷阱態。d-f) 對於(yu) Au（d），Al（e）和Mn（f）金屬電極，使
用VSD和VGS以J=Vm中的指數m的曲線。g,h)Au,Al,Mn金屬電極的VFET中的（g）陷阱密度（h）遷移率通過在單個(ge) WSe2薄片（圖4a
的插圖）上演示三種不同的金屬電極（Au，Al和Mn）來控製金屬/ WSe2界麵處的肖特基勢壘高度。
在J-V特性曲線中（圖4a），Mn電極顯示整個(ge) VSD的電流最高，而Au電極中的電流最低，這歸因於(yu) 不同功函數金屬與(yu) WSe2之間的肖
特基勢壘的高度不同。
通過施加柵極電壓可以進一步提高遷移率，如圖3所示。Mn，Al和Au構成的異質結 隨不同柵壓（圖S9，支撐文獻）的J-Vm曲線的指數
m 分別被畫在圖4d-f。在所有器件中，VGS的增加，使VTFL移至更低的VSD，從(cong) 而導致無陷阱SCLC區域的擴大和陷阱填充受限區域
的變窄。在較低的肖特基勢壘器件中，VTFL更低，這歸因於(yu) 較低的陷阱密度。 圖4g，h顯示了在各種柵極電壓下，Mn / WSe2 /石墨
烯，Al / WSe2 /石墨烯和Au / WSe2 /石墨烯器件的陷阱密度和遷移率。總體(ti) 而言，Mn vdWH的陷阱密度大約是Au vdWH的四倍，在
VGS = 50 V時最小陷阱密度為(wei) 5×1017cm-3。Mn vdWH中的低陷阱密度將遷移率提高到5.4× 10-5 cm2V-1 s-1，約為(wei) Au vdWH初始遷
移率的76倍。
實驗部分
表征：石墨烯/WSe2/金屬VFET的電學特性是在低真空條件下使用探針台通過源表（Keithley 4200）測量的， 使用Nanobase
XperRam 200拉曼成像係統測量拉曼光譜。
注：本文章翻譯自：Mobility Engineering in Vertical Field Effect Transistors Based on Van der WaalsHeterostructures
期刊：Advanced Materials
作者：Shin, Yong Seon;Lee, Kiyoung;Kim, Young Rae;Lee, Hyangsook;Lee, I. Min;Kang, Won Tae;Lee, Boo Heung;Kim, Kunnyun;Heo, Jinseong;Park, Seongjun;Lee, Young Hee;Yu, Woo Jong
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